LAPORAN AKHIR 1
 |
| Gambar 2.3 IC 74LS112 |
3. Rangkaian Simulasi[Kembali]
4. Prinsip Kerja Rangkaian[Kembali]
Percobaan 1 Asynchronous Binary Counter 4 bit dengan 4 J-K flip- flop.
Rangkaian ini berfungsi sebagai penghitung biner 4 bit menggunakan flip-flop J-K yang diatur dalam konfigurasi asynchronous. Flip-flop ini bekerja dengan prinsip bahwa setiap flip-flop menghasilkan sinyal clock bagi flip-flop berikutnya. Flip-flop pertama menerima sinyal clock eksternal dan menghasilkan keluaran yang beralih setiap kali sinyal clock berubah, menghasilkan bit LSB (Least Significant Bit). Flip-flop berikutnyacakan terpicu pada transisi keluaran flip-flop sebelumnya, menghasilkan output bit kedua hingga keempat dari counter biner. Konfigurasi ini menyebabkan setiap flip-flop menghitung dalam pola biner, dari 0000 hingga 1111, dengan setiap bit lebih tinggi berubah setengah kali lebih lambat dari bit sebelumnya.
Percobaan 1
1. Bagaimana cara membuat counter asynchronous menjadi counter down?
Jawab: cara membuat counter asynchronous menjadi counter down adalah dengan mengubah sambungan output Q dari flip-flop pertama ke input clock pada flip-flop kedua, output Q dari flip-flop kedua dihubungkan ke input clock pada flip-flop ketiga, dan seterusnya. Set setiap input J dan K dari flip-flop ke logika 1. Output Q' sebagai hasil output dari counter. Dengan cara tersebut, urutan outputnya akan menjadi counter down.
2. Apa yang terjadi apabila pin S dan R diberi logika 0?
Jawab: Apabila pin S dan R diberi logika 0 secara bersamaan, maka akan terjadi kondisi terlarang yaitu output Q dan Q' nya berlogika 1. Hal ini, dapat terjadi karena sesuai dengan sifatnya yang active low sehingga pin S dan R nya aktif secara bersamaan. Output yang diperoleh counter adalah 1111. Jadi, agar stabil sebaiknya pin S dan R tidak diberi logika 0 bersamaan.
3. Kenapa output H0, H1, H2, H3 hanya berubah ketika kondisi falling?
Jawab: Output H0, H1, H2, H3 hanya berubah ketika kondisi falling karena sifat dasar dari flip-flop yang digunakan yaitu JK flip-flop. Pada flip-flop ini, perubahan output hanya terjadi ketika sinyal clock berubah dari logika tinggi (1) ke logika renda (0) atau yang disebut kondisi falling. Hal ini, juga disebabkan karena rangkaian yang memanfaatkan perubahan output dari satu flip-flop sebagai inputan untuk flip-flop berikutnya yang hanya akan merespon saat terjadi transisi dari tinggi ke rendah dan begitu seterusnya.
Komentar
Posting Komentar